Calcul sur architecture non fiable

Overview & Synopsis

En théorie, les circuits électroniques conçus selon la méthode du pire-cas sont supposés garantir un fonctionnement sans erreur pour un coût d’implémentation élevé. Dans la pratique les circuits restent sujets aux erreurs transitoires du fait de leur sensibilité aux aléas tels que la radiation et la température. En revanche, une conception prenant en compte la tolérance aux fautes permet de faire face à de tels aléas comme la variabilité du processus de fabrication. De plus, les erreurs transitoires et la variabilité de fabrication s’intensifient avec l’émergence de nouveaux processus de fabrication et des circuits de dimension de plus en plus réduite. La demande d’une conception intégrant la tolérance aux fautes devient désormais primordiale. La présente thèse a pour objectif de cerner la problématique de la conception de circuits sur des puces peu fiables et apporte des contributions suivant quatre aspects. Dans un premier temps, nous proposons une méthode de tolérance aux fautes, basée sur la correction d’erreurs et la redondance à faible coût. Puis, nous présentons un critère bidimensionnel judicieux permettant d’évaluer la fiabilité et l’efficacité matérielle de circuits. Nous proposons ensuite un modèle universel qui apporte une tolérance avec fautes à redondance faible pour les systèmes logiques d’aujourd’hui et les architectures nanoélectroniques de demain. Enfin, nous découvrons un décodeur tolérant aux fautes transitoires internes.